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https://hdl.handle.net/20.500.14094/90002975
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説明
90002975 (fulltext)
pdf
2.62 MB
12
メタデータ
ファイル出力
メタデータID
90002975
アクセス権
open access
出版タイプ
Version of Record
タイトル
Multiple-Bit-Upset and Single-Bit-Upset Resilient 8T SRAM Bitcell Layout with Divided Wordline Structure
著者
Yoshimoto, Shusuke ; Amashita, Takuro ; Okumura, Shunsuke ; Kawaguchi, Hiroshi ; Yoshimoto, Masahiko
著者名
Yoshimoto, Shusuke
吉本, 秀輔
ヨシモト, シュウスケ
著者名
Amashita, Takuro
天下, 卓郎
アマシタ, タクロウ
著者名
Okumura, Shunsuke
奥村, 俊介
オクムラ, シュンスケ
著者ID
A0302
研究者ID
1000000361642
KUID
https://kuid-rm-web.ofc.kobe-u.ac.jp/profile/ja.b584e37f288df9e9520e17560c007669.html
著者名
Kawaguchi, Hiroshi
川口, 博
カワグチ, ヒロシ
所属機関名
科学技術イノベーション研究科
著者ID
A0340
研究者ID
1000030324099
KUID
https://kuid-rm-web.ofc.kobe-u.ac.jp/profile/ja.40bd226fd9fbd0ed520e17560c007669.html
著者名
Yoshimoto, Masahiko
吉本, 雅彦
ヨシモト, マサヒコ
所属機関名
システム情報学研究科
収録物名
IEICE Transactions on Electronics
巻(号)
95(10)
ページ
1675-1681
出版者
The Institute of Electronics, Information and Communication Engineers(IEICE)
刊行日
2012-10-01
公開日
2015-11-25
カテゴリ
システム情報学研究科
科学技術イノベーション研究科
学術雑誌論文
権利
copyright©2012 IEICE
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資源タイプ
journal article
言語
English (英語)
ISSN
0916-8524
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eISSN
1745-1353
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DOI
https://doi.org/10.1587/transele.E95.C.1675
NAID
10031142805
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